「ピンアサイン」(2011/07/02 (土) 21:34:34) の最新版変更点
追加された行は緑色になります。
削除された行は赤色になります。
各ピンとの接続関係が分かりやすいようにリストを作りました。
基本的にはLattice社が公開している資料に基づいた表記をしていますが、
プライマリクロックピンの表記だけはディジタル・デザイン誌のPDFの表記を参考にしました。
*[IO] - [CQ-FRK-LXP2] 間ピンアサイン
**CN1 (下側)
||>|>|>|>|Pin A|>|>|>|>|Pin B|
|PinNo|IO|Pin|Bank|Func|Alt Func|IO|Pin|Bank|Func|Alt Func|
|01|GND|||||GND|||||
|02|A2|2|7|PL2B|VREF2_7|A1|1|7|PL2A|VREF1_7|
|03|A4|6|7|PL5B||A3|5|7|PL5A||
|04|A6|15|7|PL9A||A5|10|7|PL7B||
|05|A8|21|7|PL12A|PCLK7p|A7|7|17|PL9B||
|06|A10|27|6|PL15A||A9|22|7|PL12B|PCLK7n|
|07|A12|29|6|PL15B||A11|28|6|PL14A|PCLK6p|
|08|A14|31|6|PL16B||A13|30|6|PL14B|PCLK6n|
|09|A16|35|6|PL25A|VREF1_6|A15|32|6|PL16A||
|10|A18|37|5|PB8A||A17|36|6|PL25B||
|11|A20|39|5|PB8B||A19|38|5|PB7A|VREF1_5|
|12|A22|43|5|PB13B||A21|40|5|PB7B|VREF2_5|
|13|A24|45|5|PB15A||A23|44|5|PB13A||
|14|3.3V|VCCAUX||||3.3V|VCCAUX||||
|15|A25|46|5|PB14A||A26|47|5|PB15B||
|16|A27|48|5|PB14B||A28|50|5|PB16A||
|17|A29|52|5|PB16B||A30|53|5|PB17A||
|18|A31|54|5|PB17B||A32|55|5|PB18A||
|19|GND|||||GND|||||
|20|ExSW_IN1|78|3|PR14A|PCLK3p|A34|57|5|PB18B||
|21|A33|56|5|PB19A|PCLK5p|A35|58|5|PB19B|PCLK5n|
|22|A36|61|4|PB20A|PCLK4p|A37|62|4|PB20B|PCLK4n|
|23|GPLL1_FB|69|4|PB27A|GPLL_PBp|A38|66|4|PB26B|GPLLn|
|24|A39|71|4|PB27B|GPLL_FBn|A40|70|4|PB28A|VREF1_4|
|25|A41|72|4|PB28B|VREF2_4|GCLK1|65|4|PB26A|GPLLp|
**CN2 (上側)
||>|>|>|>|Pin A|>|>|>|>|Pin B|
|PinNo|IO|Pin|Bank|Func|Alt Func|IO|Pin|Bank|Func|Alt Func|
|01|GCLK2|144|0|PT8A|GPLLp|GND|||||
|02|B2|142|0|PT8B|GPLLn|B1|143|0|PT7A|VREF1_0|
|03|GPLL2_FB|138|0|PT9A|GPLLFBp|B3|141|0|PT7B|VREF2_0|
|04|B4|137|0|PT7B|GPLL_FBn|B5|134|0|PT13A||
|05|B6|133|0|PT13B||B7|132|0|PT14A||
|06|fpgaDONE|8|7|PL6B|DONE|NC|||||
|07|fpgaTMS|79|8|||fpgaPROG|7|7|PL6A|PROGRAMN|
|08|fpgaTCK|81|8|||fpgaTDO|82|8|||
|09|GND|||||fpgaTDI|80|8|||
|10|B12|125|0|PT16B||B10|129|0|PT15B||
|11|B14|123|0|PT18A||B11|127|0|PT16A||
|12|B15|122|0|PT17B||B13|124|0|PT17A||
|13|B17|120|0|PT18B|PCLK0p|B16|121|0|PT18B||
|14|B8|130|0|PT14B||B9|131|0|PT1T15A||
|15|GND|||||GND|||||
|16|B19|116|1|PT20A|PCLK1p|B18|119|0|PT19B|PCLK0n|
|17|B20|114|1|PT20B|PCLK1n|B21|115|1|PT21A||
|18|B23|110|1|PT28A|VREF1_1|B22|113|1|PT21B||
|19|B25|108|2|PR2A|VREF1_2|B24|109|1|PT28B|VREF1_1|
|20|3.3V|VCCAUX||||3.3V|VCCAUX||||
|21|B27|104|2|PR5A||B26|107|2|PR2B|VREF2_2|
|22|B35|94|2|PR9A||B36|93|2|RP10A||
|23|B37|92|2|PR9B||B38|91|2|PR10B||
|24|B39|90|2|PR11A||B40|89|2|PR11B||
|25|B41|88|2|PR12A|PCLK2p|B42|87|2|PR12A|PCLK2n|
***Tip
|TP|Board|IO|Pin|Bank|Func|Alt Func|
|1|DL3| ExLED_OUT1|74|3|PR24B|VREF2_3|
|2|DL4| ExLED_OUT2|73|3|PR24A|VREF1_3|
|3||ExSW_IN1|78|3|PR14A|PCLK3n|
|4|SW1| ExSW_IN2|77|3|PR14B|PCLK3p|
|5|LVC14(U2)|GINVI|||||
|6|LVC14(U2)|GINVO|||||
|7||IO_B[28]|103|2|PR5B||
|8||IO_B[29]|102|2|PR6B||
|9||IO_B[30]|101|2|PR7A||
|10||IO_B[31]|100|2|PR6B||
|11||IO_B[32]|99|2|PR7B||
|12||IO_B[33]|98|2|PR8A||
PDFではTP9はPin100に接続となってますがテスタで確認しましたら101でした。
TPは外部から使うのは難しそうなので、使えるIO_Bは36と見積もっておいたほうが
良さそうです。なので実質使えるIOは41+36で77本というところでしょうか
*[MFPGA-BASE] - [IO] - [CQ-FRK-LXP2] 間ピンアサイン
[[MFPGA-BASE>http://www.marutsu.co.jp/user/shohin.php?p=63876]]
FPGAのピン機能は省略
**CN1 (下側)
||>|>|Pin A|>|>|Pin B|
|PinNo|MFGPA|IO|LXP2|MFGPA|IO|LXP2|
|01|JP1-5|GND||JP2-5|GND||
|02|JP1-4|A2|2|JP2-4|A1|1|
|03|JP1-3|A4|6|JP2-3|A3|5|
|04|JP1-2|A6|15|JP2-2|A5|10|
|05|JP1-1|A8|21|JP2-1|A7|17|
|06|PortIN_0|A10|27|PortIN_1|A9|22|
|07|PortIN_2|A12|29|PortIN_3|A11|28|
|08|PortOUT_0|A14|31|PortOUT_1|A13|30|
|09|PortOUT_2|A16|35|PortOUT_3|A15|32|
|10|PortOUT_4|A18|37|PortOUT_5|A17|36|
|11|PortOUT_6|A20|39|PortOUT_7|A19|38|
|12|/DACENB|A22|43|PortIN_4|A21|40|
|13|TACTSWIN_3|A24|45|PortIN_5|A23|44|
|14|3.3V||VCCAUX|3.3V||VCCAUX|
|15|PortIN_6|A25|46|PortIN_7|A26|47|
|16|/SysRST|A27|48|/USB_DM|A28|50|
|17|/USB_ENB|A29|52|USB_DP|A30|53|
|18|RxD1|A31|54|TxD1|A32|55|
|19|GND|||GND|||
|20|TACTSWIN_4|ExSW_IN1|78|DIPSW_IN_2|A34|57|
|21|DIPSW_IN_1|A33|56|Seg_D4[1]|A35|58|
|22|Seg_D4[2]|A36|61|Seg_D4[3]|A37|62|
|23|Seg_D4[4]|GPLL1_FB|69|Seg_D4[5]|A38|66|
|24|Seg_D4[6]|A39|71|Seg_D4[7]|A40|70|
|25|Seg_D4[8]|A41|72|Osc 10MHz|GCLK1|65|
**CN2 (上側)
||>|>|Pin A|>|>|Pin B|
|PinNo|MFGPA|IO|LXP2|MFGPA|IO|LXP2|
|01|JP3-5|GCLK2|144|JP4-5|GND||
|02|JP3-4|B2|142|JP4-4|B1|143|
|03|JP3-3|GPLL2_FB|138|JP4-3|B3|141|
|04|JP3-2|B4|137|JP4-2|B5|134|
|05|JP3-1|B6|133|JP4-1|B7|132|
|06|fpgaDONE||8|VCCJtag|NC||
|07|fpgaTMS||79|fpgaPROG||7|
|08|fpgaTCK||81|fpgaTDO||82|
|09|GND|||fpgaTDI||80|
|10|DIPSW_IN_3|B12|125|Seg_D3[1]|B10|129|
|11|Seg_D3[2]|B14|123|Seg_D3[3]|B11|127|
|12|Seg_D3[4]|B15|122|Seg_D3[5]|B13|124|
|13|TACTSWIN_2|B17|120|DIPSW_IN_4|B16|121|
|14|Seg_D3[6]|B8|130|Seg_D3[7]|B9|131|
|15|GND|||GND|||
|16|Seg_D3[8]|B19|116|Seg_D2[1]|B18|119|
|17|Seg_D2[2]|B20|114|Seg_D2[3]|B21|115|
|18|Seg_D2[4]|B23|110|TACTSWIN_1|B22|113|
|19|Seg_D2[5]|B25|108|Seg_D2[6]|B24|109|
|20|3.3V||VCCAUX|3.3V||VCCAUX|
|21|Seg_D2[7|B27|104|Seg_D2[8]|B26|107|
|22|Seg_D1[1]|B35|94|Seg_D1[2]|B36|93|
|23|Seg_D1[3]|B37|92|Seg_D1[4]|B38|91|
|24|Seg_D1[5]|B39|90|Seg_D1[6]|B40|89|
|25|Seg_D1[7]|B41|88|Seg_D1[8]|B42|87|
各ピンとの接続関係が分かりやすいようにリストを作りました。
基本的にはLattice社が公開している資料に基づいた表記をしていますが、
プライマリクロックピンの表記だけはディジタル・デザイン誌のPDFの表記を参考にしました。
*[IO] - [CQ-FRK-LXP2] 間ピンアサイン
**CN1 (下側)
||>|>|>|>|Pin A|>|>|>|>|Pin B|
|PinNo|IO|Pin|Bank|Func|Alt Func|IO|Pin|Bank|Func|Alt Func|
|01|GND|||||GND|||||
|02|A2|2|7|PL2B|VREF2_7|A1|1|7|PL2A|VREF1_7|
|03|A4|6|7|PL5B||A3|5|7|PL5A||
|04|A6|15|7|PL9A||A5|10|7|PL7B||
|05|A8|21|7|PL12A|PCLK7p|A7|17|7|PL9B||
|06|A10|27|6|PL15A||A9|22|7|PL12B|PCLK7n|
|07|A12|29|6|PL15B||A11|28|6|PL14A|PCLK6p|
|08|A14|31|6|PL16B||A13|30|6|PL14B|PCLK6n|
|09|A16|35|6|PL25A|VREF1_6|A15|32|6|PL16A||
|10|A18|37|5|PB8A||A17|36|6|PL25B||
|11|A20|39|5|PB8B||A19|38|5|PB7A|VREF1_5|
|12|A22|43|5|PB13B||A21|40|5|PB7B|VREF2_5|
|13|A24|45|5|PB15A||A23|44|5|PB13A||
|14|3.3V|VCCAUX||||3.3V|VCCAUX||||
|15|A25|46|5|PB14A||A26|47|5|PB15B||
|16|A27|48|5|PB14B||A28|50|5|PB16A||
|17|A29|52|5|PB16B||A30|53|5|PB17A||
|18|A31|54|5|PB17B||A32|55|5|PB18A||
|19|GND|||||GND|||||
|20|ExSW_IN1|78|3|PR14A|PCLK3p|A34|57|5|PB18B||
|21|A33|56|5|PB19A|PCLK5p|A35|58|5|PB19B|PCLK5n|
|22|A36|61|4|PB20A|PCLK4p|A37|62|4|PB20B|PCLK4n|
|23|GPLL1_FB|69|4|PB27A|GPLL_PBp|A38|66|4|PB26B|GPLLn|
|24|A39|71|4|PB27B|GPLL_FBn|A40|70|4|PB28A|VREF1_4|
|25|A41|72|4|PB28B|VREF2_4|GCLK1|65|4|PB26A|GPLLp|
**CN2 (上側)
||>|>|>|>|Pin A|>|>|>|>|Pin B|
|PinNo|IO|Pin|Bank|Func|Alt Func|IO|Pin|Bank|Func|Alt Func|
|01|GCLK2|144|0|PT8A|GPLLp|GND|||||
|02|B2|142|0|PT8B|GPLLn|B1|143|0|PT7A|VREF1_0|
|03|GPLL2_FB|138|0|PT9A|GPLLFBp|B3|141|0|PT7B|VREF2_0|
|04|B4|137|0|PT7B|GPLL_FBn|B5|134|0|PT13A||
|05|B6|133|0|PT13B||B7|132|0|PT14A||
|06|fpgaDONE|8|7|PL6B|DONE|NC|||||
|07|fpgaTMS|79|8|||fpgaPROG|7|7|PL6A|PROGRAMN|
|08|fpgaTCK|81|8|||fpgaTDO|82|8|||
|09|GND|||||fpgaTDI|80|8|||
|10|B12|125|0|PT16B||B10|129|0|PT15B||
|11|B14|123|0|PT18A||B11|127|0|PT16A||
|12|B15|122|0|PT17B||B13|124|0|PT17A||
|13|B17|120|0|PT18B|PCLK0p|B16|121|0|PT18B||
|14|B8|130|0|PT14B||B9|131|0|PT1T15A||
|15|GND|||||GND|||||
|16|B19|116|1|PT20A|PCLK1p|B18|119|0|PT19B|PCLK0n|
|17|B20|114|1|PT20B|PCLK1n|B21|115|1|PT21A||
|18|B23|110|1|PT28A|VREF1_1|B22|113|1|PT21B||
|19|B25|108|2|PR2A|VREF1_2|B24|109|1|PT28B|VREF1_1|
|20|3.3V|VCCAUX||||3.3V|VCCAUX||||
|21|B27|104|2|PR5A||B26|107|2|PR2B|VREF2_2|
|22|B35|94|2|PR9A||B36|93|2|RP10A||
|23|B37|92|2|PR9B||B38|91|2|PR10B||
|24|B39|90|2|PR11A||B40|89|2|PR11B||
|25|B41|88|2|PR12A|PCLK2p|B42|87|2|PR12A|PCLK2n|
***Tip
|TP|Board|IO|Pin|Bank|Func|Alt Func|
|1|DL3| ExLED_OUT1|74|3|PR24B|VREF2_3|
|2|DL4| ExLED_OUT2|73|3|PR24A|VREF1_3|
|3||ExSW_IN1|78|3|PR14A|PCLK3n|
|4|SW1| ExSW_IN2|77|3|PR14B|PCLK3p|
|5|LVC14(U2)|GINVI|||||
|6|LVC14(U2)|GINVO|||||
|7||IO_B[28]|103|2|PR5B||
|8||IO_B[29]|102|2|PR6B||
|9||IO_B[30]|101|2|PR7A||
|10||IO_B[31]|100|2|PR6B||
|11||IO_B[32]|99|2|PR7B||
|12||IO_B[33]|98|2|PR8A||
PDFではTP9はPin100に接続となってますがテスタで確認しましたら101でした。
TPは外部から使うのは難しそうなので、使えるIO_Bは36と見積もっておいたほうが
良さそうです。なので実質使えるIOは41+36で77本というところでしょうか
*[MFPGA-BASE] - [IO] - [CQ-FRK-LXP2] 間ピンアサイン
[[MFPGA-BASE>http://www.marutsu.co.jp/user/shohin.php?p=63876]]
FPGAのピン機能は省略
**CN1 (下側)
||>|>|Pin A|>|>|Pin B|
|PinNo|MFGPA|IO|LXP2|MFGPA|IO|LXP2|
|01|JP1-5|GND||JP2-5|GND||
|02|JP1-4|A2|2|JP2-4|A1|1|
|03|JP1-3|A4|6|JP2-3|A3|5|
|04|JP1-2|A6|15|JP2-2|A5|10|
|05|JP1-1|A8|21|JP2-1|A7|17|
|06|PortIN_0|A10|27|PortIN_1|A9|22|
|07|PortIN_2|A12|29|PortIN_3|A11|28|
|08|PortOUT_0|A14|31|PortOUT_1|A13|30|
|09|PortOUT_2|A16|35|PortOUT_3|A15|32|
|10|PortOUT_4|A18|37|PortOUT_5|A17|36|
|11|PortOUT_6|A20|39|PortOUT_7|A19|38|
|12|/DACENB|A22|43|PortIN_4|A21|40|
|13|TACTSWIN_3|A24|45|PortIN_5|A23|44|
|14|3.3V||VCCAUX|3.3V||VCCAUX|
|15|PortIN_6|A25|46|PortIN_7|A26|47|
|16|/SysRST|A27|48|/USB_DM|A28|50|
|17|/USB_ENB|A29|52|USB_DP|A30|53|
|18|RxD1|A31|54|TxD1|A32|55|
|19|GND|||GND|||
|20|TACTSWIN_4|ExSW_IN1|78|DIPSW_IN_2|A34|57|
|21|DIPSW_IN_1|A33|56|Seg_D4[1]|A35|58|
|22|Seg_D4[2]|A36|61|Seg_D4[3]|A37|62|
|23|Seg_D4[4]|GPLL1_FB|69|Seg_D4[5]|A38|66|
|24|Seg_D4[6]|A39|71|Seg_D4[7]|A40|70|
|25|Seg_D4[8]|A41|72|Osc 10MHz|GCLK1|65|
**CN2 (上側)
||>|>|Pin A|>|>|Pin B|
|PinNo|MFGPA|IO|LXP2|MFGPA|IO|LXP2|
|01|JP3-5|GCLK2|144|JP4-5|GND||
|02|JP3-4|B2|142|JP4-4|B1|143|
|03|JP3-3|GPLL2_FB|138|JP4-3|B3|141|
|04|JP3-2|B4|137|JP4-2|B5|134|
|05|JP3-1|B6|133|JP4-1|B7|132|
|06|fpgaDONE||8|VCCJtag|NC||
|07|fpgaTMS||79|fpgaPROG||7|
|08|fpgaTCK||81|fpgaTDO||82|
|09|GND|||fpgaTDI||80|
|10|DIPSW_IN_3|B12|125|Seg_D3[1]|B10|129|
|11|Seg_D3[2]|B14|123|Seg_D3[3]|B11|127|
|12|Seg_D3[4]|B15|122|Seg_D3[5]|B13|124|
|13|TACTSWIN_2|B17|120|DIPSW_IN_4|B16|121|
|14|Seg_D3[6]|B8|130|Seg_D3[7]|B9|131|
|15|GND|||GND|||
|16|Seg_D3[8]|B19|116|Seg_D2[1]|B18|119|
|17|Seg_D2[2]|B20|114|Seg_D2[3]|B21|115|
|18|Seg_D2[4]|B23|110|TACTSWIN_1|B22|113|
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|24|Seg_D1[5]|B39|90|Seg_D1[6]|B40|89|
|25|Seg_D1[7]|B41|88|Seg_D1[8]|B42|87|
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